/* This file is generated by Preloader Generator */

#include "pinmux_config.h"

#ifdef CONFIG_TARGET_SOCFPGA_CYCLONE5
/* pin mux configuration data */
unsigned long sys_mgr_init_table[CONFIG_HPS_PINMUX_NUM] = {
	3, /* EMACIO0 */
	3, /* EMACIO1 */
	3, /* EMACIO2 */
	3, /* EMACIO3 */
	3, /* EMACIO4 */
	3, /* EMACIO5 */
	3, /* EMACIO6 */
	3, /* EMACIO7 */
	3, /* EMACIO8 */
	3, /* EMACIO9 */
	3, /* EMACIO10 */
	3, /* EMACIO11 */
	3, /* EMACIO12 */
	3, /* EMACIO13 */
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	3, /* FLASHIO0 */
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	3, /* FLASHIO7 */
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	3, /* FLASHIO10 */
	3, /* FLASHIO11 */
	0, /* GENERALIO0 */
	1, /* GENERALIO1 */
	1, /* GENERALIO2 */
	0, /* GENERALIO3 */
	0, /* GENERALIO4 */
	1, /* GENERALIO5 */
	1, /* GENERALIO6 */
	1, /* GENERALIO7 */
	1, /* GENERALIO8 */
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	0, /* GPLINMUX65 */
	0, /* GPLINMUX66 */
	0, /* GPLINMUX67 */
	0, /* GPLINMUX68 */
	0, /* GPLINMUX69 */
	0, /* GPLINMUX70 */
	1, /* GPLMUX0 */
	1, /* GPLMUX1 */
	1, /* GPLMUX2 */
	1, /* GPLMUX3 */
	1, /* GPLMUX4 */
	1, /* GPLMUX5 */
	1, /* GPLMUX6 */
	1, /* GPLMUX7 */
	1, /* GPLMUX8 */
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	1, /* GPLMUX47 */
	1, /* GPLMUX48 */
	1, /* GPLMUX49 */
	1, /* GPLMUX50 */
	1, /* GPLMUX51 */
	1, /* GPLMUX52 */
	1, /* GPLMUX53 */
	1, /* GPLMUX54 */
	1, /* GPLMUX55 */
	1, /* GPLMUX56 */
	1, /* GPLMUX57 */
	1, /* GPLMUX58 */
	1, /* GPLMUX59 */
	1, /* GPLMUX60 */
	1, /* GPLMUX61 */
	1, /* GPLMUX62 */
	1, /* GPLMUX63 */
	1, /* GPLMUX64 */
	1, /* GPLMUX65 */
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	1, /* GPLMUX70 */
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	0, /* UART0USEFPGA */
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	0, /* I2C0USEFPGA */
	0, /* SDMMCUSEFPGA */
	0, /* QSPIUSEFPGA */
	0, /* SPIS1USEFPGA */
	0, /* RGMII0USEFPGA */
	0, /* UART1USEFPGA */
	0, /* CAN1USEFPGA */
	0, /* USB1USEFPGA */
	0, /* I2C3USEFPGA */
	0, /* I2C2USEFPGA */
	0, /* I2C1USEFPGA */
	0, /* SPIM1USEFPGA */
	0, /* USB0USEFPGA */
	0 /* SPIM0USEFPGA */
};
#endif	/* CONFIG_TARGET_SOCFPGA_CYCLONE5 */

#ifdef CONFIG_TARGET_SOCFPGA_ARRIA5
/* pin mux configuration data */
unsigned long sys_mgr_init_table[CONFIG_HPS_PINMUX_NUM] = {
	0, /* EMACIO0 */
	2, /* EMACIO1 */
	2, /* EMACIO2 */
	2, /* EMACIO3 */
	2, /* EMACIO4 */
	2, /* EMACIO5 */
	2, /* EMACIO6 */
	2, /* EMACIO7 */
	2, /* EMACIO8 */
	0, /* EMACIO9 */
	2, /* EMACIO10 */
	2, /* EMACIO11 */
	2, /* EMACIO12 */
	2, /* EMACIO13 */
	3, /* EMACIO14 */
	3, /* EMACIO15 */
	3, /* EMACIO16 */
	3, /* EMACIO17 */
	3, /* EMACIO18 */
	3, /* EMACIO19 */
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	0, /* MIXED1IO12 */
	0, /* MIXED1IO13 */
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	3, /* MIXED1IO15 */
	3, /* MIXED1IO16 */
	3, /* MIXED1IO17 */
	3, /* MIXED1IO18 */
	3, /* MIXED1IO19 */
	3, /* MIXED1IO20 */
	0, /* MIXED1IO21 */
	3, /* MIXED2IO0 */
	3, /* MIXED2IO1 */
	3, /* MIXED2IO2 */
	3, /* MIXED2IO3 */
	3, /* MIXED2IO4 */
	3, /* MIXED2IO5 */
	3, /* MIXED2IO6 */
	3, /* MIXED2IO7 */
	0, /* GPLINMUX48 */
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	1, /* GPLMUX63 */
	1, /* GPLMUX64 */
	1, /* GPLMUX65 */
	1, /* GPLMUX66 */
	1, /* GPLMUX67 */
	1, /* GPLMUX68 */
	1, /* GPLMUX69 */
	1, /* GPLMUX70 */
	0, /* NANDUSEFPGA */
	0, /* UART0USEFPGA */
	0, /* RGMII1USEFPGA */
	0, /* SPIS0USEFPGA */
	0, /* CAN0USEFPGA */
	0, /* I2C0USEFPGA */
	0, /* SDMMCUSEFPGA */
	0, /* QSPIUSEFPGA */
	0, /* SPIS1USEFPGA */
	0, /* RGMII0USEFPGA */
	0, /* UART1USEFPGA */
	0, /* CAN1USEFPGA */
	0, /* USB1USEFPGA */
	0, /* I2C3USEFPGA */
	0, /* I2C2USEFPGA */
	0, /* I2C1USEFPGA */
	0, /* SPIM1USEFPGA */
	0, /* USB0USEFPGA */
	0 /* SPIM0USEFPGA */
};
#endif	/* CONFIG_TARGET_SOCFPGA_ARRIA5 */