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 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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 */

#ifndef __DT_BINDINGS_CLOCK_IMX8QXP_H
#define __DT_BINDINGS_CLOCK_IMX8QXP_H

#define IMX8QXP_CLK_DUMMY					0

#define IMX8QXP_UART0_IPG_CLK					1
#define IMX8QXP_UART0_DIV					2
#define IMX8QXP_UART0_CLK					3

#define IMX8QXP_IPG_DMA_CLK_ROOT				4

/* GPU Clocks. */
#define IMX8QXP_GPU0_CORE_DIV					5
#define IMX8QXP_GPU0_CORE_CLK					6
#define IMX8QXP_GPU0_SHADER_DIV					7
#define IMX8QXP_GPU0_SHADER_CLK					8

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#define IMX8QXP_32KHZ						11

/* LSIO SS */
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/* ADMA SS */
#define IMX8QXP_UART1_IPG_CLK					116
#define IMX8QXP_UART2_IPG_CLK					117
#define IMX8QXP_UART3_IPG_CLK					118
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#define IMX8QXP_ADC0_DIV					168
#define IMX8QXP_ADC0_CLK					169
#define IMX8QXP_PWM_IPG_CLK					170
#define IMX8QXP_PWM_DIV						171
#define IMX8QXP_PWM_CLK						172
#define IMX8QXP_LCD_IPG_CLK					173
#define IMX8QXP_LCD_DIV						174
#define IMX8QXP_LCD_CLK						175

/* Connectivity SS */
#define IMX8QXP_AXI_CONN_CLK_ROOT				176
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#define IMX8QXP_SDHC0_IPG_CLK					179
#define IMX8QXP_SDHC1_IPG_CLK					180
#define IMX8QXP_SDHC2_IPG_CLK					181
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#define IMX8QXP_SDHC1_DIV					183
#define IMX8QXP_SDHC2_DIV					184
#define IMX8QXP_SDHC0_CLK					185
#define IMX8QXP_SDHC1_CLK					186
#define IMX8QXP_SDHC2_CLK					187
#define IMX8QXP_ENET0_ROOT_DIV					188
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#define IMX8QXP_ENET0_BYPASS_DIV				191
#define IMX8QXP_ENET0_RGMII_DIV					192
#define IMX8QXP_ENET1_ROOT_DIV					193
#define IMX8QXP_ENET1_BYPASS_DIV				194
#define IMX8QXP_ENET1_RGMII_DIV					195
#define IMX8QXP_ENET0_AHB_CLK					196
#define IMX8QXP_ENET0_IPG_S_CLK					197
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#define IMX8QXP_ENET1_AHB_CLK					199
#define IMX8QXP_ENET1_IPG_S_CLK					200
#define IMX8QXP_ENET1_IPG_CLK					201
#define IMX8QXP_ENET0_ROOT_CLK					202
#define IMX8QXP_ENET1_ROOT_CLK					203
#define IMX8QXP_ENET0_TX_CLK					204
#define IMX8QXP_ENET1_TX_CLK					205
#define IMX8QXP_ENET0_PTP_CLK					206
#define IMX8QXP_ENET1_PTP_CLK					207
#define IMX8QXP_ENET0_REF_25MHZ_125MHZ_SEL			208
#define IMX8QXP_ENET1_REF_25MHZ_125MHZ_SEL			209
#define IMX8QXP_ENET0_RMII_TX_SEL				210
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#define IMX8QXP_ENET0_RGMII_TX_CLK				212
#define IMX8QXP_ENET1_RGMII_TX_CLK				213
#define IMX8QXP_ENET0_RMII_RX_CLK				214
#define IMX8QXP_ENET1_RMII_RX_CLK				215
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#define IMX8QXP_ENET1_REF_25MHZ_125MHZ_CLK			217
#define IMX8QXP_ENET0_REF_50MHZ_CLK				218
#define IMX8QXP_ENET1_REF_50MHZ_CLK				219
#define IMX8QXP_GPMI_BCH_IO_DIV					220
#define IMX8QXP_GPMI_BCH_DIV					221
#define IMX8QXP_GPMI_APB_CLK					222
#define IMX8QXP_GPMI_APB_BCH_CLK				223
#define IMX8QXP_GPMI_BCH_IO_CLK					224
#define IMX8QXP_GPMI_BCH_CLK					225
#define IMX8QXP_APBHDMA_CLK					226
#define IMX8QXP_USB3_ACLK_DIV					227
#define IMX8QXP_USB3_BUS_DIV					228
#define IMX8QXP_USB3_LPM_DIV					229
#define IMX8QXP_USB3_IPG_CLK					230
#define IMX8QXP_USB3_CORE_PCLK					231
#define IMX8QXP_USB3_PHY_CLK					232
#define IMX8QXP_USB3_ACLK					233
#define IMX8QXP_USB3_BUS_CLK					234
#define IMX8QXP_USB3_LPM_CLK					235
#define IMX8QXP_USB2_OH_AHB_CLK					236
#define IMX8QXP_USB2_OH_IPG_S_CLK				237
#define IMX8QXP_USB2_OH_IPG_S_PL301_CLK				238
#define IMX8QXP_USB2_PHY_IPG_CLK				239
#define IMX8QXP_EDMA_CLK					240
#define IMX8QXP_EDMA_IPG_CLK					241
#define IMX8QXP_MLB_HCLK					242
#define IMX8QXP_MLB_CLK						243
#define IMX8QXP_MLB_IPG_CLK					244

/* Display controller SS */
/* DC part1 */
#define IMX8QXP_DC_AXI_EXT_CLK					245
#define IMX8QXP_DC_AXI_INT_CLK					246
#define IMX8QXP_DC_CFG_CLK					247
#define IMX8QXP_DC0_DISP0_CLK					248
#define IMX8QXP_DC0_DISP1_CLK					249
#define IMX8QXP_DC0_PRG0_RTRAM_CLK				250
#define IMX8QXP_DC0_PRG0_APB_CLK				251
#define IMX8QXP_DC0_PRG1_RTRAM_CLK				252
#define IMX8QXP_DC0_PRG1_APB_CLK				253
#define IMX8QXP_DC0_PRG2_RTRAM_CLK				254
#define IMX8QXP_DC0_PRG2_APB_CLK				255
#define IMX8QXP_DC0_PRG3_RTRAM_CLK				256
#define IMX8QXP_DC0_PRG3_APB_CLK				257
#define IMX8QXP_DC0_PRG4_RTRAM_CLK				258
#define IMX8QXP_DC0_PRG4_APB_CLK				259
#define IMX8QXP_DC0_PRG5_RTRAM_CLK				260
#define IMX8QXP_DC0_PRG5_APB_CLK				261
#define IMX8QXP_DC0_PRG6_RTRAM_CLK				262
#define IMX8QXP_DC0_PRG6_APB_CLK				263
#define IMX8QXP_DC0_PRG7_RTRAM_CLK				264
#define IMX8QXP_DC0_PRG7_APB_CLK				265
#define IMX8QXP_DC0_PRG8_RTRAM_CLK				266
#define IMX8QXP_DC0_PRG8_APB_CLK				267
#define IMX8QXP_DC0_DPR0_APB_CLK				268
#define IMX8QXP_DC0_DPR0_B_CLK					269
#define IMX8QXP_DC0_RTRAM0_CLK					270
#define IMX8QXP_DC0_RTRAM1_CLK					271

/* MIPI-LVDS part1 */
#define IMX8QXP_MIPI_IPG_CLK					272
#define IMX8QXP_MIPI0_I2C0_DIV					273
#define IMX8QXP_MIPI0_I2C1_DIV					274
#define IMX8QXP_MIPI0_I2C0_CLK					275
#define IMX8QXP_MIPI0_I2C1_CLK					276
#define IMX8QXP_MIPI0_I2C0_IPG_S_CLK				277
#define IMX8QXP_MIPI0_I2C0_IPG_CLK				278
#define IMX8QXP_MIPI0_I2C1_IPG_S_CLK				279
#define IMX8QXP_MIPI0_I2C1_IPG_CLK				280
#define IMX8QXP_MIPI0_PWM_IPG_S_CLK				281
#define IMX8QXP_MIPI0_PWM_IPG_CLK				282
#define IMX8QXP_MIPI0_PWM_32K_CLK				283
#define IMX8QXP_MIPI0_GPIO_IPG_CLK				284

#define IMX8QXP_IMG_JPEG_ENC_IPG_CLK				285
#define IMX8QXP_IMG_JPEG_ENC_CLK				286
#define IMX8QXP_IMG_JPEG_DEC_IPG_CLK				287
#define IMX8QXP_IMG_JPEG_DEC_CLK				288
#define IMX8QXP_IMG_PXL_LINK_DC0_CLK				289
#define IMX8QXP_IMG_PXL_LINK_DC1_CLK				290
#define IMX8QXP_IMG_PXL_LINK_CSI0_CLK				291
#define IMX8QXP_IMG_PXL_LINK_CSI1_CLK				292
#define IMX8QXP_IMG_PXL_LINK_HDMI_IN_CLK			293
#define IMX8QXP_IMG_PDMA_0_CLK					294
#define IMX8QXP_IMG_PDMA_1_CLK					295
#define IMX8QXP_IMG_PDMA_2_CLK					296
#define IMX8QXP_IMG_PDMA_3_CLK					297
#define IMX8QXP_IMG_PDMA_4_CLK					298
#define IMX8QXP_IMG_PDMA_5_CLK					299
#define IMX8QXP_IMG_PDMA_6_CLK					300
#define IMX8QXP_IMG_PDMA_7_CLK					301
#define IMX8QXP_IMG_AXI_CLK					302
#define IMX8QXP_IMG_IPG_CLK					303
#define IMX8QXP_IMG_PXL_CLK					304

#define IMX8QXP_CSI0_I2C0_DIV					305
#define IMX8QXP_CSI0_PWM0_DIV					306
#define IMX8QXP_CSI0_CORE_DIV					307
#define IMX8QXP_CSI0_ESC_DIV					308
#define IMX8QXP_CSI0_IPG_CLK_S					309
#define IMX8QXP_CSI0_IPG_CLK					310
#define IMX8QXP_CSI0_APB_CLK					311
#define IMX8QXP_CSI0_I2C0_IPG_CLK				312
#define IMX8QXP_CSI0_I2C0_CLK					313
#define IMX8QXP_CSI0_PWM0_IPG_CLK				314
#define IMX8QXP_CSI0_PWM0_CLK					315
#define IMX8QXP_CSI0_CORE_CLK					316
#define IMX8QXP_CSI0_ESC_CLK					317

#define IMX8QXP_HSIO_AXI_CLK					318
#define IMX8QXP_HSIO_PER_CLK					319
#define IMX8QXP_HSIO_PCIE_MSTR_AXI_CLK				320
#define IMX8QXP_HSIO_PCIE_SLV_AXI_CLK				321
#define IMX8QXP_HSIO_PCIE_DBI_AXI_CLK				322
#define IMX8QXP_HSIO_PCIE_X1_PER_CLK				323
#define IMX8QXP_HSIO_PHY_X1_PER_CLK				324
#define IMX8QXP_HSIO_MISC_PER_CLK				325
#define IMX8QXP_HSIO_PHY_X1_APB_CLK				326
#define IMX8QXP_HSIO_GPIO_CLK					327
#define IMX8QXP_HSIO_PHY_X1_PCLK				328

#define IMX8QXP_A35_DIV						329

/* ACM */
#define IMX8QXP_EXT_AUD_MCLK0					330
#define IMX8QXP_EXT_AUD_MCLK1					331
#define IMX8QXP_ESAI0_RX_CLK					332
#define IMX8QXP_ESAI0_RX_HF_CLK					333
#define IMX8QXP_ESAI0_TX_CLK					334
#define IMX8QXP_ESAI0_TX_HF_CLK					335
#define IMX8QXP_SPDIF0_RX					336
#define IMX8QXP_SAI0_RX_BCLK					337
#define IMX8QXP_SAI0_TX_BCLK					338
#define IMX8QXP_SAI1_RX_BCLK					339
#define IMX8QXP_SAI1_TX_BCLK					340
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#define IMX8QXP_SAI3_RX_BCLK					342
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/* Audio */
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/* DC part2 */
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/* MIPI-LVDS part2 */
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#define IMX8QXP_MIPI1_LIS_IPG_CLK				484

/* CM40 */
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/* VPU clocks. */
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/* MIPI-LVDS part3 */
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/* DC part3 */
#define IMX8QXP_DC0_DPR1_APB_CLK				510
#define IMX8QXP_DC0_DPR1_B_CLK					511

#define	IMX8QXP_CONN_PLL0_CLK					512
#define	IMX8QXP_CONN_PLL1_CLK					513
#define IMX8QXP_SDHC0_SEL					514
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#define IMX8QXP_SDHC2_SEL					516

/* PARALLER CSI */
#define IMX8QXP_PARALLEL_CSI_CLK_DPLL		517
#define IMX8QXP_PARALLEL_CSI_CLK_SEL		518
#define IMX8QXP_PARALLEL_CSI_PER_CLK_DIV	519
#define IMX8QXP_PARALLEL_CSI_PIXEL_CLK		520
#define IMX8QXP_PARALLEL_CSI_IPG_CLK		521
#define IMX8QXP_PARALLEL_CSI_MCLK_DIV		522
#define IMX8QXP_PARALLEL_CSI_MISC0_CLK		523

#define IMX8QXP_CLK_END						524
#endif /* __DT_BINDINGS_CLOCK_IMX8QXP_H */